32bit_me (32bit_me) wrote,
32bit_me
32bit_me

Блеск и нищета RTL-синтеза

Пытаясь синтезировать некий код на SystemVerilog, столкнулся с неожиданными препятствиями со стороны средств разработки.

Сразу замечу, что этот код, во-первых, абсолютно синтаксически верен, во-вторых, в нём нет ничего, что невозможно было бы физически реализовать в FPGA. Но тем не менее, существующий инструментарий не позволяет это сделать.

(Читать дальше...)
Tags: fpga, system verilog
Subscribe

  • Post a new comment

    Error

    Anonymous comments are disabled in this journal

    default userpic

    Your reply will be screened

    Your IP address will be recorded 

  • 1 comment