32bit_me (32bit_me) wrote,
32bit_me
32bit_me

Блеск и нищета RTL-синтеза

Пытаясь синтезировать некий код на SystemVerilog, столкнулся с неожиданными препятствиями со стороны средств разработки.

Сразу замечу, что этот код, во-первых, абсолютно синтаксически верен, во-вторых, в нём нет ничего, что невозможно было бы физически реализовать в FPGA. Но тем не менее, существующий инструментарий не позволяет это сделать.

(Читать дальше...)
Tags: fpga, system verilog
Subscribe

  • PCI SCSI-1 RAID контроллер

    RAID контроллер в несколько разобранном состоянии. Возможно, что даже рабочий, но как это проверить? Картинки кликабельны 1. 2. 3. 4.…

  • Очередного дизайна пост

    Продолжаем любоваться самыми изысканными образцами аудиотехники. На этот раз Manley Variable Mu и то, что рандомно попалось при поиске в картинках.…

  • Вот же были времена

    Не то что сейчас, всяких верилогов напридумывали, симуляторов, тестбенчей, тьху... На фото: прототип компьютера Amiga (не знаю точно, какая…

  • Post a new comment

    Error

    Anonymous comments are disabled in this journal

    default userpic

    Your reply will be screened

    Your IP address will be recorded 

  • 1 comment